Roughness Leads To Perfection

 

Zynq FPGA에서 PL에 클럭 물리기 & 디버깅(ILA) 준비하기 & GPIO 이용하기
이번에 Zynq 시리즈 FPGA를 이용하면서 알게 된 것들을 정리해보았다. 이쪽 세계는 알아야 하는 게 많지만 그것보다는 컴파일 시간이 너무 오래 걸려서 개발 시간을 다 잡아먹는다... 머리가 좋거나 설계를 처음부터 잘해서 디버깅 할 일을 최대한 줄여야....하는데......... '-`)
SPI 통신 예제 코드 (Master=Arduino, Slave=Verilog FPGA)
최근에 Xilinx社의 FPGA에서 SPI 통신을 구현하여 동작시킬 일이 있어서 코드를 짜봤습니다.
Fody.Costura가 Release 모드일 때만 작동하게 하는 방법
Fody.Costura는 참조하는 DLL 파일들이 EXE파일에 내장되게 해주는 라이브러리인데, Debug모드에서 사용할때는 좀 번거로운 일들이 생기는 것 같아 Release 모드에서만 작동하게 했습니다.
객체지향 설계는 백해무익한 방법론인가에 대한 짧은 고찰
현실에서 OOP(Object Oriented Programming)가 제대로 이해되지 못한 채 오용, 남용되는 상황에 대해 과격하게 이야기 한 것 같다는 생각이 듭니다. OOP든 DDD든 뭐든 취사선택의 문제고 본인의 선택에서 문제가 생기면 방법론을 제대로 이해하지 못하고 적용했거나 다른 알맞은 방법론이 있다고 생각합니다.
Verilog에서 always가 들어간 테스트 벤치 모듈을 종료시키기
기본적으로 Verilog의 always 블럭은 영원히 돌아가게 되어있다. 그런데 만약 테스트 벤치에 특정 클럭 시점까지의 행동들만 들어있다면 그 이후에는 의미없는 행동이 계속 돌아갈 것이다. 따라서 행동들 마지막에 $finish;를 추가하면 시뮬레이션을 종료할 수 있다.